高性能E2CMOS 3.3V和5V CPLD系列 M4A5 TQFP-48(7x7)

ispMACH 4A系列提供了极其灵活的架构，為用户提供了一种易于使用的硅產品和软件工具的高级复杂可编程邏輯器件（CPLD）解决方案。對用户而言，总体优势在于可确保且可预测的CPLD解决方案、更短的上市時間、更高的灵活性和更低的成本。ispMACH 4A器件的密度範圍从32到512個宏單元，利用率达100%，引脚输出保持率达100%。ispMACH 4A系列提供5V（M4A5 - xxx）和3.3V（M4A3 - xxx）工作電壓。ispMACH 4A產品可透過JTAG（IEEE Std. 1149.1）接口進行5V或3.3V在系统编程。JTAG边界扫描测試还允许在自动测試设备上對器件連接性進行產品可测試性测試。所有ispMACH 4A系列成员都能實现首次适配，並且在任何设计更改和重新适配後都能保持引脚输出不变，便于系统集成。對于3.3V和5V工作電壓，当每個输出最多使用20個乘积項時，ispMACH 4A產品可透過SpeedLocking特性确保固定時序，tPD最快可达5.0 ns，fCNT可达182 MHz。ispMACH 4A系列在薄型四方扁平封裝（TQFP）、塑料四方扁平封裝（PQFP）、塑料有引线晶片载体（PLCC）、球栅阵列（BGA）、细间距BGA（fpBGA）和晶片阵列BGA（caBGA）封裝中提供20种密度 - I/O组合，引脚数从44到388不等。它还為混合電壓设计提供I/O安全特性，使3.3V器件能夠接受5V输入，5V器件不會對3.3V输入过驅動。其他特性包括总线友好型输入和I/O、可编程掉电模式以實现额外的节能，以及單個输出轉换速率控制，以實现最高速度轉换或最低噪声轉换。ispMACH 4A器件的基本架构由多個优化的PAL块组成，這些PAL块透過一個中央開關矩阵相互連接。中央開關矩阵允许PAL块之间進行通信，並将输入路由到PAL块。PAL块和中央開關矩阵共同使邏輯设计师能夠在單個器件中创建大型设计，而无需使用多個器件。能夠有效利用這些器件的關鍵在于互连方案。在ispMACH 4A架构中，宏單元透過邏輯分配器灵活地與乘积項耦合，由于输出開關矩阵的存在，I/O引脚灵活地與宏單元耦合。此外，输入開關矩阵提供了更多的输入路由選項。這些资源提供了有效适配设计所需的灵活性。中央開關矩阵接收所有专用输入和來自输入開關矩阵的信号，並根据需要将它们路由到PAL块。返回到同一PAL块的回饋信号仍必须透過中央開關矩阵。這种机制确保了ispMACH 4A器件中的PAL块之间以一致、可预测的延迟進行通信。中央開關矩阵使ispMACH 4A器件比單晶片上的幾個簡單PAL器件更先进。它使设计师可以将该器件视為一個單一的可编程器件，而不是多個模块的集合；软件透過中央開關矩阵将设計劃分為PAL块，因此设计师无需關注器件的內部架构。每個PAL块由以下部分组成： - 乘积項阵列 - 邏輯分配器 - 宏單元 - 输出開關矩阵 - I/O單元 - 输入開關矩阵 - 時钟發生器