高性能E2CMOS 3.3V和5V CPLD系列 M4A5 TQFP-44(10x10)

ispMACH 4A系列提供了极其灵活的架构，为用户提供了一种易于使用的硅产品和软件工具的高级复杂可编程逻辑器件（CPLD）解决方案。对用户而言，总体优势在于可确保且可预测的CPLD解决方案、更短的上市时间、更高的灵活性和更低的成本。ispMACH 4A器件的密度范围从32到512个宏单元，利用率达100%，引脚输出保持率达100%。ispMACH 4A系列提供5V（M4A5 - xxx）和3.3V（M4A3 - xxx）工作电压。ispMACH 4A产品可通过JTAG（IEEE Std. 1149.1）接口进行5V或3.3V在系统编程。JTAG边界扫描测试还允许在自动测试设备上对器件连接性进行产品可测试性测试。所有ispMACH 4A系列成员都能实现首次适配，并且在任何设计更改和重新适配后都能保持引脚输出不变，便于系统集成。对于3.3V和5V工作电压，当每个输出最多使用20个乘积项时，ispMACH 4A产品可通过SpeedLocking特性确保固定时序，tPD最快可达5.0 ns，fCNT可达182 MHz。ispMACH 4A系列在薄型四方扁平封装（TQFP）、塑料四方扁平封装（PQFP）、塑料有引线芯片载体（PLCC）、球栅阵列（BGA）、细间距BGA（fpBGA）和芯片阵列BGA（caBGA）封装中提供20种密度 - I/O组合，引脚数从44到388不等。它还为混合电压设计提供I/O安全特性，使3.3V器件能够接受5V输入，5V器件不会对3.3V输入过驱动。其他特性包括总线友好型输入和I/O、可编程掉电模式以实现额外的节能，以及单个输出转换速率控制，以实现最高速度转换或最低噪声转换。ispMACH 4A器件的基本架构由多个优化的PAL块组成，这些PAL块通过一个中央开关矩阵相互连接。中央开关矩阵允许PAL块之间进行通信，并将输入路由到PAL块。PAL块和中央开关矩阵共同使逻辑设计师能够在单个器件中创建大型设计，而无需使用多个器件。能够有效利用这些器件的关键在于互连方案。在ispMACH 4A架构中，宏单元通过逻辑分配器灵活地与乘积项耦合，由于输出开关矩阵的存在，I/O引脚灵活地与宏单元耦合。此外，输入开关矩阵提供了更多的输入路由选项。这些资源提供了有效适配设计所需的灵活性。中央开关矩阵接收所有专用输入和来自输入开关矩阵的信号，并根据需要将它们路由到PAL块。返回到同一PAL块的反馈信号仍必须通过中央开关矩阵。这种机制确保了ispMACH 4A器件中的PAL块之间以一致、可预测的延迟进行通信。中央开关矩阵使ispMACH 4A器件比单芯片上的几个简单PAL器件更先进。它使设计师可以将该器件视为一个单一的可编程器件，而不是多个模块的集合；软件通过中央开关矩阵将设计划分为PAL块，因此设计师无需关注器件的内部架构。每个PAL块由以下部分组成： - 乘积项阵列 - 逻辑分配器 - 宏单元 - 输出开关矩阵 - I/O单元 - 输入开关矩阵 - 时钟发生器