LCMXO256C 3TN100C LCMXO256C TQFP-100(14x14)

MachXO 系列描述MachXO 系列针对传统上由CPLD和低容量FPGA处理的应用需求进行了优化，如胶合逻辑、总线桥接、总线接口、上电控制和控制逻辑。这些器件在单芯片上结合了CPLD和FPGA的最佳特性，使用查找表（LUT）和嵌入式块存储器提供灵活高效的逻辑实现。通过非易失性技术，这些器件提供了单芯片、高安全性、即时启动的能力。先进的工艺技术和精心设计确保了高引脚到引脚的性能。主要特性包括： 非易失性，无限可重配置 ：微秒级上电启动，无需外部配置存储器，卓越的设计安全性，毫秒级基于SRAM的逻辑重配置，并支持非易失性存储器的后台编程。 睡眠模式 ：允许静态电流减少100倍。 TransFR 重配置 (TFR) ：系统运行时进行现场逻辑更新。 高I/O与逻辑密度 ：范围从256到2280个LUT4s，73到271个I/O，以及广泛的封装选项。支持密度迁移，且封装符合无铅/RoHS标准。 嵌入式块RAM ：高达27.6 Kbits sysMEM 嵌入式块RAM和高达7.7 Kbits分布式RAM，配备专用FIFO控制逻辑。 灵活的I/O缓冲区 ：可编程sysIO 缓冲区支持多种接口，包括LVCMOS 3.3/2.5/1.8/1.5/1.2, LVTTL, PCI, LVDS, Bus-LVDS, LVPECL, 和 RSDS。 sysCLOCK PLLs ：每个器件最多两个模拟PLL，支持时钟乘法、除法和相移。 IEEE 标准1149.1 边界扫描 和 IEEE 1532兼容的系统内编程 。 板载振荡器 及支持3.3V, 2.5V, 1.8V 或 1.2V 电源操作。MachXO 架构包括一个被可编程I/O (PIO) 包围的逻辑块阵列，某些器件还具有sysCLOCK PLLs和sysMEM 嵌入式块RAM (EBRs)。逻辑块以二维网格排列，EBR块位于逻辑阵列左侧的一列中。PIO单元位于器件边缘，分为多个Bank，并利用称为sysIO接口的灵活I/O缓冲区支持各种接口标准。MachXO 器件的核心由PFU和PFF块组成，这些块可以编程执行逻辑、算术、分布式RAM和分布式ROM功能。每个PFU块包含四个相互连接的Slice，每个Slice有53个输入和25个输出。Slice可以在四种模式下工作：逻辑、波纹、RAM和ROM，从而构建各种逻辑和存储功能。MachXO 器件中的路由资源包括切换电路、缓冲器和金属互连段，PFU之间的连接使用X1, X2, 和 X6 路由资源。所有PFU可用的全局信号包括主次时钟，这些时钟由16:1多路复用器生成。MachXO1200和MachXO2280器件提供PLL支持，能够使用输入、反馈、后标量和次级时钟分频器合成时钟频率。这些器件中的sysMEM EBR可以实现单端口、双端口、伪双端口或FIFO存储器，具有多种深度和宽度。EBR存储器支持三种写行为：正常、写通和读前写。MachXO 器件中的PIO单元被组装成组，在较大的器件中具有增强的I/O能力，包括差分接收器和LVDS发送/接收对。sysIO缓冲区允许用户实现多种标准，包括LVCMOS, TTL, BLVDS, LVDS, 和 LVPECL。